Écran LCD d'interface MIPI de petite taille, réponse rapide, conception simple

Avec l'avènement de l'ère mondiale intelligente de la 5G et de l'IA, les performances des puces CPU des produits matériels ont été considérablement améliorées et les exigences en matière d'interfaces d'écran LCD ont également été augmentées. La demande d’interfaces de transmission à grande vitesse MIPI augmente. Les écrans LCD des interfaces MIPI ont toujours mesuré 3,5 pouces ou plus. Pour les écrans haute résolution, il n'existe pas de produits d'interface MIPI sur le marché pour les écrans de petite taille inférieurs aux écrans LCD de 3,5 pouces. Après une longue période de recherche et développement et d'investissements accrus, notre société a lancé une variété d'écrans LCD à interface MIPI de petite taille, notamment une interface MIPI de 2,0 pouces et une interface MIPI de 2,4 pouces, une interface MIPI de 2,8 pouces et une interface MIPI de 3,0 pouces. Interface, interface LCD MIPI 3,2 pouces L'écran est fabriqué en matériau IPS, qui est bien supérieur aux écrans LCD prêts à l'emploi sur le marché en termes d'effet d'affichage, d'angle de vision et de vitesse de transmission de données, afin de répondre aux besoins de Clients pour les écrans LCD à interface MIPI de petite taille. Ces deux produits sont désormais comparables aux clients nationaux et étrangers en termes d'approvisionnement en production de masse.
MIPI est spécialement conçu pour les applications sensibles à la puissance utilisant des oscillations de signaux de faible amplitude en mode haute vitesse (transfert de données). La figure 2 compare l'oscillation du signal de MIPI avec d'autres techniques différentielles.
Puisque MIPI utilise la transmission différentielle de signaux, la conception doit être strictement conçue selon les règles générales de conception différentielle. La clé est d’obtenir une adaptation d’impédance différentielle. Le protocole MIPI stipule que la valeur d'impédance différentielle de la ligne de transmission est de 80 à 125 ohms.
MIPI est spécialement conçu pour les applications sensibles à la puissance utilisant des oscillations de signaux de faible amplitude en mode haute vitesse (transfert de données). La figure 2 compare l'oscillation du signal de MIPI avec d'autres techniques différentielles.
Puisque MIPI utilise la transmission différentielle de signaux, la conception doit être strictement conçue selon les règles générales de conception différentielle. La clé est d’obtenir une adaptation d’impédance différentielle. Le protocole MIPI stipule que la valeur d'impédance différentielle de la ligne de transmission est de 80 à 125 ohms.

Figure 2 : Comparaison des amplitudes des signaux pour plusieurs techniques d'oscillation différentielle populaires

-------------------------------------------------- -------------------------------------------------- ------------

MIPI spécifie une voie d'horloge différentielle (voie) et une voie de données évolutive de 1 à 4, qui peuvent ajuster le débit de données en fonction des besoins du processeur et des périphériques. De plus, la spécification MIPI D-PHY donne uniquement la plage de débit de données et ne spécifie pas de débit de fonctionnement spécifique. Dans une application, les voies de données disponibles et les débits de données sont déterminés par les appareils situés aux deux extrémités de l'interface. Cependant, le cœur IP MIPI D-PHY actuellement disponible peut fournir des taux de transfert allant jusqu'à 1 Gbit/s par voie de données, ce qui signifie sans aucun doute que MIPI est bien adapté aux applications hautes performances actuelles et futures.
L’utilisation de MIPI comme interface de données présente un autre grand avantage. MIPI est bien adapté aux nouvelles conceptions de smartphones et MID, car les architectures MIPI DSI et CSI-2 apportent de la flexibilité aux nouvelles conceptions et prennent en charge des fonctionnalités intéressantes telles que les écrans XGA et les appareils photo de plus de 8 mégapixels. Grâce aux capacités de bande passante offertes par les nouvelles conceptions de processeurs compatibles MIPI, de nouvelles fonctionnalités telles que des affichages double écran haute résolution et/ou deux caméras peuvent désormais être envisagées en utilisant une seule interface MIPI.
Dans les conceptions intégrant ces capacités, des commutateurs analogiques à large bande passante conçus et optimisés pour les signaux MIPI, tels que le FSA642 de Fairchild Semiconductor, peuvent être utilisés pour basculer entre plusieurs composants d'affichage ou de caméra. Le FSA642 est un commutateur analogique unipolaire double direction (SPDT) triple différentiel à large bande passante capable de partager une voie d'horloge MIPI et deux voies de données MIPI entre deux appareils MIPI périphériques. De tels commutateurs peuvent offrir des avantages supplémentaires : isolation des signaux parasites (stubs) provenant de périphériques non sélectionnés et flexibilité accrue en matière de routage et de placement des périphériques. Pour garantir la réussite de la conception de ces commutateurs physiques sur le chemin d'interconnexion MIPI, en plus de la bande passante, certains paramètres clés du commutateur doivent être pris en compte :

1. Off-isolation: In order to maintain the signal integrity of the active clock/data path, switches are required to have efficient off-isolation performance. For high-speed MIPI differential signals of 200mV with a maximum common-mode mismatch of 5mV, the off-isolation between switch paths should be -30dBm or better.

2. Différence de retard différentiel : la différence de retard (inclinaison) entre les signaux internes de la paire différentielle (la différence de retard au sein de la paire différentielle) et la différence de retard entre les points de croisement différentiels des canaux d'horloge et de données (la différence de retard entre les canaux ) doit être réduit à 50 ps ou plus Petit. Pour ces paramètres, les meilleures performances de retard différentiel du secteur pour cette classe de commutateurs se situent actuellement dans la plage de 20 ps à 30 ps.

3. Impédance du commutateur : La troisième considération majeure lors de la sélection d'un commutateur analogique est le compromis entre les caractéristiques d'impédance de la résistance à l'état passant (RON) et de la capacité à l'état passant (CON). Le lien MIPI D-PHY prend en charge à la fois les modes de transfert de données à faible consommation et les modes de transfert de données à grande vitesse. Par conséquent, le RON du commutateur doit être choisi de manière équilibrée pour optimiser les performances des modes de travail mixtes. Idéalement, ce paramètre devrait être réglé séparément pour chaque mode de fonctionnement. Il est très important de combiner le meilleur RON pour chaque mode et de maintenir le CON de commutation bas pour maintenir la vitesse de balayage au niveau du récepteur. En règle générale, maintenir CON en dessous de 10 pF aidera à éviter la dégradation (extension) des temps de transition du signal via le commutateur en mode haute vitesse.

-------------------------------------------------- ----------------------
Par rapport au port parallèle, le module d'interface MIPI présente les avantages d'une vitesse rapide, d'une grande quantité de données transmises, d'une faible consommation d'énergie et d'une bonne anti-interférence. Il est de plus en plus plébiscité par les clients et connaît une croissance rapide. Par exemple, un module 8M avec transmission MIPI et port parallèle nécessite au moins 11 lignes de transmission et une horloge de sortie allant jusqu'à 96M pour obtenir une sortie plein pixel de 12FPS ; tandis que l'utilisation de l'interface MIPI ne nécessite que 2 images par seconde. La fréquence d'images de 12 FPS sous plein pixel peut être obtenue avec 6 lignes de transmission dans le canal, et la consommation de courant sera d'environ 20 mA inférieure à celle de la transmission par port parallèle. Puisque MIPI utilise la transmission différentielle de signaux, la conception doit être strictement conçue selon les règles générales de conception différentielle. La clé est d’obtenir une adaptation d’impédance différentielle. Le protocole MIPI stipule que la valeur d'impédance différentielle de la ligne de transmission est de 80 à 125 ohms.
La figure ci-dessus représente un état de conception différentiel idéal typique. Afin de garantir l'impédance différentielle, la largeur de ligne et l'espacement des lignes doivent être soigneusement sélectionnés en fonction de la simulation du logiciel ; afin de profiter de la ligne différentielle, la paire de lignes différentielles doit être étroitement couplée à l'intérieur et la forme de la ligne doit être symétrique. Même les positions des vias doivent être placées symétriquement ; les lignes différentielles doivent être de longueur égale pour éviter que les retards de transmission ne provoquent des erreurs sur les bits ; de plus, il est important de noter que pour obtenir un couplage étroit, n'utilisez pas le fil de terre au milieu de la paire différentielle, et la définition du PIN est également la meilleure. Évitez de placer des plots de terre entre les paires différentielles (en vous référant à lignes différentielles physiquement adjacentes).
Ce qui suit présente brièvement le mode canal et le niveau en ligne de MIPI. En mode de fonctionnement normal, le canal de données est en mode haute vitesse ou en mode contrôle. En mode haute vitesse, l'état du canal est différentiel 0 ou 1, c'est-à-dire que lorsque P dans la paire de lignes est supérieur à N, il est défini comme 1, et lorsque P est inférieur à N, il est défini comme 0. cette fois, la tension de ligne typique est différentielle de 200 MV. Veuillez noter que le signal d'image n'est transmis qu'en mode haute vitesse ; en mode contrôle, l'amplitude typique du niveau haut est de 1,2 V. A ce moment, les signaux sur P et N ne sont pas des signaux différentiels mais indépendants l'un de l'autre. Lorsque P est de 1,2 V, N Lorsqu'il est également de 1,2 V, le protocole MIPI définit l'état comme LP11. De même, lorsque P vaut 1,2 V et N vaut 0 V, l’état défini est LP10, et ainsi de suite. En mode contrôle, il peut être composé de LP11, LP10, LP01 et LP00. Différents états ; le protocole MIPI stipule que les différents timings composés de quatre états différents du mode de contrôle représentent l'entrée ou la sortie du mode haute vitesse ; par exemple, après la séquence LP11-LP01-LP00, entrez en mode haute vitesse. La figure ci-dessous est une illustration du niveau de ligne.